臺(tái)積電早期5nm測(cè)試芯片良率80% HVM將于2020上半年推出

據(jù)悉,與7nm衍生工藝相比,N5新工藝將增加完整的節(jié)點(diǎn),并在10層以上廣泛使用EUV技術(shù),以減少7nm+制程的總步驟。此外,臺(tái)積電會(huì)用上第五代FinFET技術(shù)。
   在今天的IEEE國(guó)際電子器件大會(huì)(IEDM 2019)上,臺(tái)積電概述了其在5nm工藝上取得的初步成果。目前,該公司正在向客戶提供基于N7和N7P工藝的產(chǎn)品。但在向5nm進(jìn)發(fā)的時(shí)候,兩者賈昂共享一些設(shè)計(jì)規(guī)則。據(jù)悉,與7nm衍生工藝相比,N5新工藝將增加完整的節(jié)點(diǎn),并在10層以上廣泛使用EUV技術(shù),以減少7nm+制程的總步驟。此外,臺(tái)積電會(huì)用上第五代FinFET技術(shù)。
臺(tái)積電早期5nm測(cè)試芯片良率80%
 
 ?。}圖via AnandTech)
 
  TSMC表示,其5nm EUV可將密度提升約1.84倍、能效提升15%(功耗降低30%)。當(dāng)前測(cè)試的芯片有256 Mb SRAM和一些邏輯器件,平均良率為80%、峰值為90%。
 
  顯然,盡管新工藝能夠縮小現(xiàn)代移動(dòng)芯片的大小,但收益率要低得多。目前新技術(shù)正在處于早期測(cè)試階段,預(yù)計(jì)可在2020上半年轉(zhuǎn)入量產(chǎn),預(yù)計(jì)5nm成品芯片可在2020下半年準(zhǔn)備就緒。
 
臺(tái)積電早期5nm測(cè)試芯片良率80%
 
  目前TSMC 7 nm工藝可在每平方面積上堆積1億個(gè)晶體管(約96.27 mTr/mm2),5nm新工藝可達(dá)177.14 mTr/mm2
 
  作為試產(chǎn)的一部分,TSMC會(huì)制造大量的測(cè)試芯片,以驗(yàn)證新工藝是否如預(yù)期般推進(jìn)。其中包括一種靜態(tài)隨機(jī)存儲(chǔ)(SRAM),以及一種SRAM+邏輯I/O芯片。
 
  TSMC展示了具有大電流(HC)和高密度(HD)特性的SRAM單元,尺寸分別為25000/21000平方納米。同時(shí),該公司正在積極推廣有史以來(lái)最小的HD SRAM。
 
臺(tái)積電早期5nm測(cè)試芯片良率80%
  至于組合芯片,TSMC表示其包含了30%SRAM、60%邏輯(CPU/GPU)、以及10%的IO組件。SRAM部分為256 Mb,所占面積為5.376平方毫米。
 
  不過(guò)TSMC指出,該芯片不包含自修復(fù)電路,意味著我們無(wú)需添加額外的晶體管,即可實(shí)現(xiàn)這一功能。若SRAM占芯片的30%,則整個(gè)芯片面積為17.92平方毫米左右。
 
  目前TSMC公布的平均良率約為80%,單片晶圓的峰值良率則高于90%。但17.92平方毫米的面積,意味著它并非高性能的現(xiàn)代工藝芯片。
 
 
  通常情況下,芯片制造商會(huì)首先咋移動(dòng)處理器上小試牛刀,以分?jǐn)傂鹿に嚨母甙撼杀締?,比如基?nm EUV的麒麟990 5G SoC(面積接近110平方毫米)。
 
  盡管AMD Zen 2芯片看起來(lái)很大,但并非所有組件都采用EUV工藝生產(chǎn)。不過(guò)展望未來(lái),它也更適合遷移至5nm EUV。
 
  在臺(tái)積電試產(chǎn)的CPU和GPU芯片中,眼尖的網(wǎng)友,應(yīng)該可以看出一些端倪,比如通過(guò)芯片可以達(dá)成的頻率來(lái)逆推良率。
 
  在TSMC公布的數(shù)據(jù)中,CPU可在0.7 V電壓下實(shí)現(xiàn)1.5GHz主頻,并在1.2 V電壓下達(dá)成3.25 GHz頻率。
 
  至于GPU,圖中顯示可在0.65 V時(shí)實(shí)現(xiàn)0.66 GHz頻率,并在1.2V電壓下提升至1.43 GHz。
 
 
  對(duì)于未來(lái)的芯片來(lái)說(shuō),支持多種通信技術(shù),也是一項(xiàng)重要的能力。因此在測(cè)試芯片中,TSMC還介紹了高速PAM-4收發(fā)器。
 
  此前,我們已在其它地方見(jiàn)到過(guò)112 Gb/s的收發(fā)器。而TSMC能夠以0.76 pJ/bit的能源效率,達(dá)成同樣是速率。
 
  若進(jìn)一步推動(dòng)帶寬,TSMC還可在肉眼可見(jiàn)的公差范圍內(nèi)取得130 Gb/s的成績(jī),且此時(shí)能效為0.96 pJ/bit。(對(duì)PCIe 6.0等新技術(shù)來(lái)說(shuō)是好事)
 
 
  為了改進(jìn)越來(lái)越復(fù)雜的EUV工藝,TSMC在基于193 nm的ArF浸沒(méi)式光刻技術(shù)上花費(fèi)了很多心思。曾經(jīng)28nm制程的30~40道掩膜,現(xiàn)已在14/10nm上增加到了70道。
 
  有報(bào)道稱,一些領(lǐng)先的工藝,甚至超過(guò)了100道掩膜。好消息是,TSMC在文中表示,其將在10曾以上的設(shè)計(jì)中廣泛使用精簡(jiǎn)掩膜的新技術(shù)。
 
 
  在IEDM上,TSMC還描述了七種不同的晶體管供客戶挑選,包括高端的eVT和低端的SVT-LL,uLVT、LVT和SVT(這三種都是低泄漏/LL的衍生版本),以及從uLVT大幅跳躍到的eLVT。
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